Разработка и реализация инфраструктурных модулей в FPGA (PCIe-DDR4-HBM). Оптимизация существующих решений для повышения их эффективности.
Уверенное владение SystemVerilog/Verilog. Опыт разработки высокоскоростных схем (от 100 MHz). Опыт создания файлов временных ограничений (SDC/XDC).
Разработка RTL нового вычислительного ядра «с нуля» для задач искусственного интеллекта. Функциональная верификация разработанных блоков. Интеграция IP периферийных интерфейсов и...
Опыт разработки на Verilog/System Verilog для ASIC от 7 лет. Опыт проведения анализа Power Performance Area для оценки результатов...
RTL разработка подсистемы памяти нового вычислительного ядра «с нуля» для задач искусственного интеллекта. Разработка и спецификация микроархитектуры от ранних исследований...
Опыт разработки на Verilog/System Verilog для ASIC от 5 лет. Знания и опыт работы связанными с проектированием кэша.
Разработка топологии СБИС. Логический синтез. Физический синтез и верификация. Работа в аккредитованной IT-компании с предоставлением отсрочки.
Опыт разработки и верификации систем-на-кристалле с использованием IP-блоков. Знание маршрута проектирования СБИС RTL-to-GDSII c использованием...
Руководство разработкой больших подсистем и составляющих компонент SoC. Конфигурирование сторонних IP, интеграция в Soc. Cопровождения тестирования RTL (составление первичного TЗ...
Разработка UVM-окружения для блоков собственной разработки и тестов для них. Составление верификационного плана. Написание SVA и точек функционального покрытия...
Опыт верификации и/или разработки RTL либо системного программирования от 3 лет. Знакомство с архитектурой хотя бы одного современного процессора.
